ถ้าตามข่าวด้านเทคโนโลยีบ่อยๆ อาจจะเคยได้ยินกันว่า Intel เพิ่งเปลี่ยน CEO ใหม่ เป็นคุณ Pat Gelsinger ซึ่งเริ่มงานที่ Intel ในตำแหน่งพนักงานควบคุมคุณภาพตั้งแต่ปี 1979 ก่อนจะขยับมาร่วมทีมพัฒนาโปรเซสเซอร์ 80386 และก้าวขึ้นเป็นผู้ที่พัฒนาสถาปัตยกรรมของรุ่น 80486 (จำปุ่ม Turbo กันได้ไหม~) และในปี 2001 ก็เป็นผู้ที่ได้รับแต่งตั้งเป็น Chief Technology Officer (CTO) คนแรกของ Intel และเขาก็เป็นผู้ที่ก่อตั้ง Intel Developer Forum (IDF) ที่ช่วยเสริมความแข็งแกร่งของกลุ่มผู้พัฒนาสำหรับสถาปัตยกรรมของ Intel เรียกได้ว่าคุณ Pat เป็นคนที่มีส่วนทำให้ Intel ครองความเป็นเจ้าตลาดได้อย่างยาวนาน อย่างที่เราก็พอจะเห็นภาพกันสักพักแล้วว่า ชิพมีเทคโนโลยีดีแค่ไหน แต่ไม่มีโปรแกรมใช้ ก็ขายลำบากอยู่ดี และในช่วงที่ผ่านมา แกก็ได้ขยับไปเป็น CEO อยู่ที่ VMWare บริษัทที่เชี่ยวชาญด้าน Virtualization อันดับต้นๆ ของโลก ก่อนจะตกลงกลับมาช่วยพลิกสถาณการณ์ของ Intel ในการแข่งขันกับ TSMC และ AMD ที่เริ่มร้อนแรงขึ้น เมื่อวันที่ 15 กุมภาพันธ์ 2021 ที่ผ่านมา
ผลงานแรกคือการประกาศที่จะเปิดกว้างให้ลูกค้าทั่วไป (ที่มีเงินมากพอ) สามารถเข้ามาจ้างให้ Intel ผลิตชิพด้วยโรงงานของ Intel รวมถึงใช้เทคโนโลยี (IP Blocks) ของ Intel ในการสร้างชิพของตัวเองได้ เหมือนกับที่ PS4/5 และ XBOX One/X ใช้ชิพพิเศษ ที่สร้างจากเทคโนโลยีที่ต่อยอดจาก Zen ของ AMD Ryzen และ AMD RDNA และประกาศว่า Intel จะต้องกลับมาเป็นผู้นำเทคโนโลยีอีกครั้ง ในปี 2025
ในงาน Intel Accelerated เมื่อวันที่ 26 กรกฎาคม ที่ผ่านมา คุณ Pat ก็ได้แสดงแผนการชัดเจนขึ้น ของการที่ Intel จะกลับมาเป็นผู้นำ โดยการเปิดตัว Roadmap กับการเปลี่ยนชื่อเรียกเทคโนโลยีการผลิตใหม่
โดยเอา nm ออกไปให้หมด~!
ทำไมเลข nm ไม่ได้สื่ออะไร และมันคืออะไรกันแน่
สำหรับโดยส่วนตัวนั้น ผมรู้สึกมานานแล้วว่า Intel ตัดสินใจผิดอย่างร้ายแรง ที่ยังคงไม่ยอมเปลี่ยนชื่อเรียกเทคโนโลยี 14nm แต่ใช้การเติม ++++++ ต่อท้ายเข้าไป อาจจะด้วยเหตุผลที่ว่า ทาง Intel ก็ได้ประกาศ Roadmap ออกมานานแล้วว่า มันจะชื่อ 14, 10, 7 และกลัวว่าการเปลี่ยนชื่อ จะเป็นการยอมรับถึงความล่าช้าของเทคโนโลยี 10nm (ที่ขนาดของ Transistor ก็ไม่ใช่ 10nm) ก็ได้มั๊ง
ก่อนที่เราจะไปถึงเรื่องชื่อ มาทำความเข้าใจถึงที่มาของ nm หรือ Nano-meter กันซักเล็กน้อยก่อนดีกว่า
การผลิต CPU นั้น จะใช้การฉายภาพของตัวแบบลงไปบนชิ้น Silicon Wafer ซึ่งทำให้เกิดเป็นลายวงจรของ CPU ขึ้นมา วิธีการผลิตแบบนี้เราเรียกรวมๆ ว่า Photolithography โดยวิธีการแบบเจาะลึกว่ามันทำได้อย่างไรนั้น แน่นอนว่าก็เป็นความลับของผู้ผลิตเขานั่นแหละ
โดยที่มาของ nm นี้ แต่ก่อนเคยมาจากขนาดของ Transistor 1 ตัว ที่สามารถฉายลงไปเพื่อสร้างวงจรได้ โดยวงจรของ CPU ใช้ Transistor ต่อกันหลายพันล้านตัว จนมันสามารถประมวล AND OR JUMP กันไปกันมา จนลง Windows ให้ผมพิมพ์บล็อกได้อยู่แบบตอนนี้เนี่ยแหละ และการพัฒนาการผลิต ก็มุ่งเน้นไปที่การลดขนาดของ Transistor ลงนี่เอง โดยการที่คิดหาทางให้สามารถลดขนาด Transistor ลงได้ 1 ขั้น ทางผู้ผลิตจะเรียกมันว่า "เราได้พัฒนา Process Node ขึ้นมาใหม่"
การที่ขนาดของ Transistor นั้นเล็กลง จะเป็นการเพิ่มความหนาแน่นของ Transistor ซึ่งจะเกิดผลได้ 2 อย่างแบบกว้างๆ เลยคือ
- ใช้พื้นที่เท่าเดิม แต่ได้วงจรที่ซับซ้อนขึ้น ทำให้สามารถสร้าง CPU ที่ฉลาดกว่าเดิม ในการประมวลผล ทำให้ประสิทธิภาพในการทำงานสูงขึ้น คือ ใน 1 Cycle สามารถทำงานได้เยอะขึ้น (Instruction per Cycle/Clock หรือ IPC เพิ่มขึ้น)
- ใช้พื้นที่น้อยลงกับวงจรเดิม นั่นก็คือวงจรเดิม ฉลาดเท่าเดิม ขนาดจะเล็กลง ทำให้เรามี CPU ที่ประสิทธิภาพสูงแต่กินไฟน้อยลง ปล่อยความร้อนออกมาน้อยลง เหมือนที่ตอนนี้ชิพมือถือ ก็เรียกได้ว่าเร็วกว่าคอมพิวเตอร์สมัย 5-6 ปีก่อนกันไปแล้ว
แต่ว่าตั้งแต่เรามีการใช้เทคโนโลยี FinFET ตั้งแต่ปี 2010 เป็นต้นมา (แต่มันถูกคิดค้นตั้งแต่ปี 1980 แล้วนะ) ขนาดของ Transistor ที่เดิมอ้างอิงกับขนาดของ Transistor แบบ 2 มิติ (Planar) จึงไม่สอดคล้องกับขนาดของ Transitor อีกต่อไป เนื่องจากว่า Transistor แบบ FinFET นั้น เป็นแบบ 3 มิติ (Non-planar) และมีโครงสร้างที่ซับซ้อนกว่ามาก
รู้จักกับ FET และ FinFET
(ภาพจาก Wikipedia)
สำหรับ FET หรือ Field-effect transistor มันคือ Transistor ชนิดนึง ที่สามารถควบคุมความต้านทานของตัวมัน โดยการจ่ายไฟไปยังขา Gate เพื่อ เปิด หรือ ปิด การไหลของกระแสไฟฟ้า จากขา Source ไปหาขา Drain (Channel) ซึ่งเป็นที่มาของการสร้าง MOSFET ที่เป็น Semiconductor ที่จำเป็นต่อการสร้างอุปกรณ์อิเลกทรอนิกส์ทุกอย่างบนโลกนี้เลยทีเดียว ถ้าลองมองที่เมนบอร์ด ตัวชุดจ่ายไฟ (VRM) ของ CPU ก็ใช้ MOSFET เป็นส่วนประกอบในวงจรตรงนั้นด้วย
ส่วน FinFET จะเป็น FET ชนิดที่ ตัว Gate นั้น ครอบลงไปประกบกับ Channel ทั้ง 3 ด้าน เพื่อให้กระแสไฟที่จ่ายเข้าไปใน Gate สามารถสร้าง Field Effect ได้เกือบรอบทิศแทนที่จะสามารถสร้างได้จากด้านบนด้านเดียว วีดีโอด้านล่างนี้ ตั้งแต่ 0:50 เป็นต้นไป อธิบายเรื่องนี้ได้เห็นภาพเลย
ภาพจาก Wikipedia
ถ้าดูภาพประกอบจะเห็นว่า Transistor 1 ตัวนั้นมีส่วนประกอบที่เล็กกว่าตัวมันอยู่อีก โดยเฉพาะส่วนที่เป็น Fin ที่ทำหน้าที่เป็น Channel เชื่อม Source กับ Drain และมันก็ไม่ได้มีขนาด 22, 14, 10 หรือว่า 7nm เลยด้วย เลยเป็นที่มาว่า ทำไมตัวเลข nm นั้น จึงไม่ได้สอดคล้องกับขนาด Transistor แบบ 3D อีกต่อไป เนื่องจากส่วนประกอบของมันมีส่วนที่เล็กกว่า และมันก็มีความหนาด้วย ถ้าเกิดว่า Transistor ที่กว้าง 7nm แต่ยาว 10nm และหนา 14nm ตกลงเราจะเรียกมันว่ากี่ nm ดีละ? 😂
แล้วทำไม Intel เรียก 10nm แต่ TSMC เรียก 7nm (N7)
จากการที่มีคนเคยส่องกล้องดู ก็พบว่าจริงๆ แล้วขนาดของ Transistor ของ Intel 14nm++++++ กับ AMD 7nm (TSMC N7) นั้น ไม่ได้มีขนาดต่างกันเป็น 2 เท่าอย่างที่มันควรจะเป็น และอย่างที่เรากล้่าวไปเมื่อสักครู่นีี้ว่า เมื่อ Transistor มันเป็น 3 มิติ เราจะเอามิติไหน มาเรียกเป็นขนาดของมันละ
อันที่จริงแล้ว ที่ Intel เรียก 22, 14, 10, 7 นี่ มาแค่จากที่ว่า ก่อนหน้านี้ Process Node จะมีการลดขนาดลงทีละประมาณ 30% ถึงแม้ว่าเมื่อการใช้ FinFET ก็ไม่ได้สื่อถึงขนาดของ Transistor แล้วก็ตาม (ตั้งแต่ตอนที่มี Transistor แบบ Tri-Gate) แต่ Intel ก็ยังคงเลือกใช้เลข nm อยู่ โดยให้เลขมันลดลงไปทีละ 30% โดยประมาณตามเดิม และจะเห็นว่า 10nm นั้น ตอนแรกเคยประกาศไว้ว่าจะมาตั้งแต่ปี 2017 แล้วเลยละ
เพื่อการเปรียบเทียบ ทางเว็บ Anandtech ซึ่งผมชอบอ่านมาก ได้เคยสำรวจไว้ให้ว่า ตกลงที่บอกเลข nm นี่ จริงๆ แล้ว ความหนาแน่น (Density) ของ Transistor ต่อพื้นที่ 1 ตารางมิลลิเมตร นั้น มันอยู่ที่เท่าไหร่กันแน่ เพราะว่าความหนาแน่นนี้เป็นตัวชี้วัดที่ชัดเจนที่สุด ที่สามารถบอกได้ว่า Process Node ของใคร ล้ำหน้ากว่า และเล็กกว่าจริง อย่างที่กล่าวไปก่อนหน้านี้ว่า ยิ่ง Density สูง เราก็สามารถผลิตชิพที่ฉลาดในการทำงานขึ้นได้มากกว่า ทำให้มันประสิทธิภาพสูงขึ้น หรือ สามารถให้มันใช้พลังงานน้อยลงได้ แต่มีหมายเหตุอยู่อีกว่า แต่ละโรงงาน เขาก็อาจจะใช้วิธีนับ Transistor ไม่เท่ากันอีกนะ!
จากตาราง (MTr/mm2 = Million Transistor per Square Millimeter หรือ กี่ล้าน Transistor ต่อพื้นที่ 1 ตารางมิลลิเมตร) ก็จะเห็นว่า ความหนาแน่นของ Transistor ของ Process Node 14nm นั้น ก็มากกว่าทั้งของ TSMC ที่เรียก 10nm แล้ว กว่า 54% และมากกว่า Samsung อีกกว่า 34% และถ้าลองดูในตาราง จะพบว่า Process Node ของ Intel 10nm นั้น มีความหนาแน่นของ Transistor สูงกว่า Process Node ของ TSMC 7nm ซะอีก จึงเป็นที่มาของการที่มีคนกล่าวกว่า จริงๆ แล้ว Intel 10nm ก็ใกล้เคียงกับ TSMC 7nm หรือ Samsung 7nm นั่นแหละ และ Intel ก็อ้างว่า ถ้าคนที่สนใจเรื่องนี้จริงๆ เขาก็น่าจะรู้อยู่แล้วว่ามันเป็นแค่ชื่อ
แต่ปรากฏว่า ลูกค้าทั่วไปเขาเป็นคนเสพสื่อไง ยังไง 7nm มันก็เล็กกว่า 14nm น่ะ เข้าใจไหม!!!
ตอนนี้ก็สายไปแล้วที่จะเชียร์ให้ Intel ก้าวทัน....ก็เลยต้องเรียกชื่อใหม่!
เนื่องจาก TSMC เริ่มผลิตชิพ ใน Process Node TSMC 5nm ไปแล้ว ก็คือชิพ Apple M1, A14 Bionic, Snapdragon 888/780G, Exynos 2100 และ Kirin 9000 นั่นเอง ซึ่งมีความหนาแน่นของ Transistor สูงกว่า Intel 10nm ถึงสองเท่า และแผนการของ Intel 7nm ก็ยังอยู่อีกไกล คือกะว่าจะเริ่มผลิตได้ ครึ่งปีหลังของปี 2022 กันเลย มันทำให้ตอนนี้ Intel ดู "ล้าหลัง" มาก เพราะ ชื่อยังคงตามหลังอยู่ 1 เท่าเหมือนเดิม ต่อให้ Density จะสูงกว่าก็ตาม
ในงาน Intel Accelerated ทาง Intel จึงได้ประกาศชื่อเรียกเทคโนโลยีการผลิตใหม่ ซะให้มันตรงกับชาวบ้านเขาให้หมด (อืมม เพิ่งนึกได้เหรอ) เพราะเอาเข้าจริงๆ แล้วเนี่ย ไม่ว่าจะโรงงานไหน ก็ใช้เครื่องจักร จากบริษัท ASML ในการผลิตเหมือนกัน แถมทุกโรงงาน ก็เอาเงินไปลงทุนไว้ด้วยกันอีกต่างหาก (ข่าว Samsung invests in ASML following Intel and TSMC stakes) คือ ต่อให้เก่งในการปรับแต่งการออกแบบ FET เก่งแค่ไหน ยังไงมันก็ไม่มีทางที่จะได้ความหนาแน่นต่างกันถึง 30% หรอก!!!
สรุปแล้ว ก็เลยเป็นที่มาของชื่อใหม่ ที่เรียกตาม TSMC เป๊ะๆ ตามนี้
(ภาพจาก Anandtech)
ไล่ตามกำหนดการมากันเลย
- ก่อนนี้ : Intel 10nm SuperFin (10SF) ยังเรียกเหมือนเดิม เพราะว่าขายของไปแล้ว ก็คือชิพ Tiger Lake (Intel Gen 11 H/U) นั่นเอง
- ครึ่งหลังปี 2021 : จากเดิม Intel 10nm Enhanced SuperFin (โอ๊ย นึกว่าเรียก Marketing ของ Microsoft มาตั้งชื่อให้) เปลี่ยนเป็น Intel 7 นั่นก็คือ มีความหนาแน่นประมาณ 100M Transistor/mm2 เท่าๆ กับ TSMC 7nm ปัจจุบัน จากตามหลังกลายเป็นเท่ากันแค่เปลี่ยนชื่อเท่านั้นเอง 🤣 โดย Alder Lake และ Sapphire Rapids ที่เดิมบอกว่าเป็น 10nm ก็จะบอกว่าเป็น Intel 7 แทน
ส่วนด้าน TSMC คาดว่า N4 ที่เป็นการอัพเกรดจาก N5 (ใน Roadmap เดิมจะเรียก N5P) จะเริ่มภายในปี 2021 นี้แล้ว โดยคาดว่า AMD Zen4 จะใช้เทคโนโลยี N4 นี้ เพราะชิพ Desktop จะมีขนาดใหญ่ จะผลิตยาก และเสียเยอะกว่า ต้องให้แก้ปัญหา N5 ให้ Yield สูงก่อน ค่อยมาเสียงผลิตกับชิพขนาดใหญ่ ถ้าเกิดว่า TSMC เริ่มผลิตให้ AMD ได้สำเร็จ ก็เท่ากับว่า Intel จะตามหลัง TSMC ในแง่ความหนาแน่นของ Transistor เรียบร้อยแล้วในปีนี้
- ภายในครึ่งปีหลังของ 2022 : จากเดิมเรียก Intel 7nm เปลี่ยนเป็น Intel 4 แต่ตอนนี้ถ้า TSMC ทำได้ตาม Roadmap จะเป็น N3 ซึ่งคาดว่ามี Density สูงกว่า Intel 7nm แล้วประมาณ 23% (โดย TSMC บอกว่า N3 จะเพิ่ม Density จาก N5 70%) ถ้าเปรียบเทียบกับสมัยก่อน ก็คือ แทบจะห่างกัน 1 Full Process Node เลยแหละ จึงไม่น่าแปลกที่ Intel เรียกว่า 4 แทนที่จะเรียกว่า 3
- ภายในครึ่งปีหลังของ 2023 : จากเดิม Intel 7nm+ เปลี่ยนเป็น Intel 3 ช่วงนี้ก็จะขึ้นมาเท่ากับ N3 แต่ทาง TSMC ยังไม่มี Roadmap ที่ไกลกว่า N3 ออกมา Highlights of the TSMC Technology Symposium 2021... - SemiWiki
- 2024 - Intel 20A : เป็นชื่อใหม่ โดยจะเปลี่ยนเทคโนโลยีจากการใช้ FinFET มาเป็น RibbonFET ที่จะเล่าให้ฟังกันต่อ
- 2025 - Intel 18A ซึ่ง Intel คาดว่าจะพลิกกลับเป็นผู้นำตลาดอีกครั้งในแง่ของ Performance per Watt
โดยประมาณแล้ว ตอนนี้ Intel ก็จะตามหลัง TSMC อยู่ 1 ปี นับว่าคุณ Pat มีงานใหญ่รออยู่ที่จะต้องบริหารจัดการให้การพัฒนา Node ใหม่ ขึ้นได้ให้เร็วที่สุด เพื่อชิงความเป็นผู้นำเทคโนโลยีการผลิตกลับมา
แต่ทำไมถึงชื่อ 20A ??!!? แล้ว A คืออะไร?
ยุคต่อไปของ Transistor และ Angstrom Era
พอกำจัด nm ออกไปได้แล้ว...Intel ก็แนะนำหน่วยใหม่แทน เป็น A หรือ Angstrom แต่ว่าถ้าสังเกต หน่วย Angstrom นั้น จะต้องเป็นตัว A แบบ Å นะ ซึ่งน่าจะเป็นการสื่อว่า มันเป็นยุคที่เล็กลงไปอีกของ Transistor เฉยๆ ไม่ได้สื่อถึงขนาด
หน่วย Ångström กำหนดให้ 10Å มีค่าเท่ากับ 1nm ซึ่งขนาดเส้นผ่านศูนย์กลางโดยเฉลี่ยของอะตอม 1 เม็ด คือ 0.3nm ถ้าเกิดว่า 20A (คือ 2nm) มันคือขนาดของ Transistor จริงๆ ละก็ ตัวมันจะมีขนาดเท่ากับอะตอมราวๆ 6 เม็ดเรียงกันครับ ไม่น่าจะใช่แน่ๆ 🤣
IBM Research เป็นศูนย์เทคโนโลยีแห่งแรกที่สามารถผลิตชิพ ด้วยเทคโนโลยีในระดับที่สูงกว่า N3 ของ TSMC (292MTr/mm2) ได้ โดยอยู่ที่ 333.33Mtr/mm2 ซึ่งเพิ่มขึ้น 15% ก็เลยสมควรที่จะเรียก 2nm ได้ (ข่าว: IBM Creates First 2nm Chip (anandtech.com)) โดย Intel 20A ก็น่าจะต้องไปขอ License Patent บางอย่างมาจาก IBM เพื่อจะมาใช้กับ 20A ของตัวเองบ้างแน่นอน
สำหรับเทคโนโลยีใหม่ที่จะมาใช้งานร่วมกับ 20A คือ FET แบบ GAA หรือเรียกว่า Gate-All-Around FET จะเป็นอีกขั้นของ FinFET คือ ตัว Gate จะหุ้มรอบ Channel ทำให้มันสามารถควบคุมการนำไฟฟ้าจาก Source ไปยัง Drain ของ Channel ได้รอบ 4 ทิศ จากตอนแรกได้แค่ 3 ด้าน ในกรณีของ FinFET/Trigate โดยมันคือรูปแบบสุดท้ายของ Multi-Gate Transistor ที่มีการคิดค้นกันขึ้นมา
(ภาพจาก Wikipedia)
ข้อเสียของ FinFet คือ ขนาดของ Fin จะถูกจำกัดที่ความสามารถในการเรียงสารที่ใช้ทำ Fin ให้สูงขึ้น (ในภาพ FinFET คือ 50nm) และถ้าดูจากภาพ จะเห็นว่าตัว Fin ด้านบนมีความหนาน้อยกว่าด้านล่าง เราอยากจะให้ Channel กว้างขึ้น เพราะ ยิ่ง Channel กว้าง (ต้องหยิิบ FinFET มันขึ้นมาคะแคงดู ความสูงจะกลายเป็นความกว้างไง) กระแสก็ผ่านได้เยอะ ความต้านทานก็ต่ำกว่า ซึ่งความร้อนของ CPU ก็มาจากความต้านทานของตัว Transistor เนี่ยแหละ ลองนึกภาพว่า ถ้าเราเอาสายไฟเส้นเล็กๆ แต่ต่อกับ Load ที่ดึงไฟมาก สายมันก็จะร้อน ประมาณนั้นแหละ และ CPU นี่ มันดึงไฟขนาด 100-200A กันเลยทีเดียว
ในขณะที่ GAA จะทำเป็นแนวนอนซึ่งลดข้อจำกัดด้านการขยายขนาด แต่ว่าต้องมีการซ้อนกันหลายชั้น กว่าจะออกมาได้ ถ้าใครเคยใช้เครื่องพิมพ์ 3D น่าจะพอนึกภาพออกว่า เราก็จะต้องพิมพ์ฐานเป็น Gate จากนั้น พิมพ์ Channel ลงไป แล้วจากนั้นเติมวัสดุที่เป็น Gate ลงไปต่อ สลับกันไปมาแบบนี้ ถึงจะได้ออกมาเป็น GAAFET
โดย Intel เรียก GAAFET ว่า RibbonFET (ส่วน PMOS กับ NMOS เป็นชนิดของ Transistor แบบ N กับ P นะ) และเลือกใช้ Channel 4 ซ้อนกัน และบอกว่า แค่ซ้อนกัน 4 ชั้น ก็สามารถให้กระแสผ่านได้เท่ากับ FinFET แบบเดิม โดยขนาดเล็กลงเกือบครึ่งแล้ว ทำให้สามารถเพิ่ม Density ของ Transistor ได้อีก
วิธีการส่งไฟแบบใหม่ Backside Power Delivery, PowerVia
อีกเรื่องที่เป็นข้อจำกัดในการเพิ่มความเร็ว (GHz) ของ CPU ก็คือการส่งสัญญาณกันภายในชิพนี่เอง
ปกติแล้ว การออกแบบชิพ จะเป็นการออกแบบให้สายสัญญาณ (Interconnect) กับ สายไฟ (Power Delivery) ผสมอยู่ด้วยกันที่ด้านใต้ของ Transistor ด้วยเหตุผลด้านการผลิต ซึ่งการเอาสายไฟ กับ สายสัญญาณอยู่ใกล้กัน มันก็จะกวนกัน ตัว Power Delivery ก็กวนสัญญาณของ Interconnect ทำให้เกิด Bottleneck ส่วนตัว Interconnect ก็ไปกวน Power Delivery ทำให้เกิดความต้านทานมากขึ้น และร้อนขึ้น ทำให้ต้องออกแบบวงจรคดเคี้ยวเลี้ยวหลบกันไปมา เปลืองที่ ซึ่งพื้นที่บน Wafer มีราคาแพงมาก เพราะถ้ายิ่งลดพื้นที่ได้ ก็สามารถผลิต Die ออกมาได้จำนวนชิ้นมากกว่าต่อ Wafer นั่นเอง
เทคโนโลยี PowerVia จะเป็นการออกแบบโดยให้ชั้นที่เป็น Transistor อยู่ตรงกลาง ชั้น Interconnect อยู่ด้านบน ส่วนชั้นที่เป็น Power Delivery อยู่ข้างล่างแทน เรียกว่า Backside Power Delivery และใช้ Vias (ขาเชื่อม) แบบใหม่ที่เล็กลงในการเชื่อมชั้น Power Delivery เข้ากับชั้น Transistor
รอดูกันต่อ
ถึงแม้ว่าจะมีการเปลี่ยนชื่อใหม่ เพื่อให้สอดคล้องกับคู่แข่งรายอื่นๆ และพาตัวเองเข้ามาอยู่ในระดับ "เทียบเคียง" ได้กับโรงงานอื่นๆ แล้ว แต่ ณ ตอนนี้ Intel ก็ยังถือว่ายังตามหลัง TSMC ในแง่ความหนาแน่นของ Transistor อยู่ราว 1 ปี ถ้าหากว่า AMD Ryzen สามารถเริ่มผลิตด้วยเทคโนโลยี N4 ได้ภายในปี 2021 นี้ ปี 2022 ทาง Intel ก็คงจะต้องเร่งพัฒนา Intel 4 ออกมาให้ทันขายแข่งกับ Zen 4 ในช่วงคริสต์มาสต์ 2022 ให้ได้เลยละ
หวังว่าตอนนั้นโควิดจะดีขึ้น และ ETH จะเปลี่ยนเป็น Proof-of-Stake แล้วนะ เดี๋ยวชิพขาดแคลนอีก! 🤣
